公司人數:un
資本額:2000萬
地址:新竹市光復路二段101號北校區創新育成中心107室

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成立於2016年,致力於開發新型儲存層級記憶體(Storage Class Memory,簡稱SCM)控制器,提出無需查表的SCM控制器架構 專注在耗損平均(Wear leveling)、錯誤更正機制、高速讀取周邊與系統整合等領域,佈局相關演算法與硬體架構之關鍵專利,墊高競爭者進入門檻。 2024年完成CXL 3.0 soft IP開發驗證,將再進行NVMe over CXL研究。為本公司率先發想的突破性架構,旨在重新定義記憶體與存儲設備的數據移動。

營業項目

本公司專注於IC設計、記憶體控制器領域等關鍵技術研發,目前核心技術與營業項目簡述如下:
1.SCM控制器:結合下世代低延遲非揮發性記憶體,填補DRAM與NAND Flash間效能落差。
2.CXL Type 3矽智財:與國際大廠合作並提出CXL HBM memory、switch、Chiplet等解決方案。
3.技術服務:提供關鍵技術授權、ASIC/SoC設計服務等。

應徵須知

薪資福利

1.上班預定時間:09:00-18:00 ,本公司實施彈性上班制
2.每月可申請兩天work from home,方便兼顧家庭
4.到職首年每滿2個月即享1日特休;滿一年起與勞基法規定相同
5.每年額外再享7天彈性休假
6.依法勞保/健保/勞退提繳
7.三節獎金或禮品
8.每年定額交通費補助與及員工健康檢查補助
9.全面採用人體工學座椅~上班環境舒適自在
10.定期舉辦員工聚餐,大家一起決定餐廳歡樂吃大餐
11.不定期下午茶Happy Time與慶生(慶功)聚會
12.提供星巴克膠囊咖啡&自選零食,點心櫃永遠不會空



目前共有 4 個職缺類型

求才職稱資格條件工作內容待遇工作地點需求人數
SoC Designer

(理工科系職缺:)

工作經驗 : 不拘
學歷要求 :大學以上
科系要求 :電機電子工程相關,資訊工程相關,其他工程相關

擅長工具
Perl
Python
TCL
ARM
ASIC
Circuit Design
EDA
FPGA
RTL
Synopsys
Verilog

工作技能
撰寫硬體語言程式
開發電子電路系統
電子電路設計
基礎數位電路
數位晶片產品開發
數位電路分析設計
數位電路驗證

 

 



1. SoC top/sub-system architecture planning and design integration.
2. SoC design implementation from logic synthesis to physical implementation.
3. Work with multiple teams and drive RTL to GDS flow.

[Requirement]
1.Familiar with Verilog HDL and digital IC design flow, including RTL sign-off, Synthesis, LEC, STA, timing-signoff.
2.Better to have DFT/ATPG and MBIST knowledge.
3.Better to have FPGA implementation experience.

 

面議 新竹市
新竹市東區光復路二段101號清大北校區育成中心(2025將進駐新竹科學園區X基地第一軟體大樓)
3
Design Verification

(理工科系職缺:)

工作經驗 : 不拘
學歷要求 :大學以上
科系要求 : 電機電子工程相關,其他工程相關

擅長工具
EDA
RTL
Verilog

工作技能
撰寫硬體語言程式
數位晶片產品開發
數位電路分析設計
數位電路驗證

 

 



1. Design verification with SystemVerilog/UVM, C/C++
2. Integration test environment with VIP
3. Develop checker and scoreboard.
4. Verify design with SystemVerilog assertion.
5. Test plan for a verification task.

[Requirement]
1. Familiar with SystemVerilog HDL, OOP, Python, TCL, and shell programming.
2. Better to have SoC design and bus concept.

面議 新竹市
新竹市東區光復路二段101號清大北校區育成中心(2025將進駐新竹科學園區X基地第一軟體大樓)
3
Digital IC Designer

(理工科系職缺:)

工作經驗 : 不拘
學歷要求 :大學以上
科系要求 :電機電子工程相關,其他工程相關

擅長工具
TCL
ASIC
EDA
FPGA
RTL
Synopsys
Verilog
VHDL


工作技能
撰寫硬體語言程式
數位晶片產品開發
數位電路分析設計
數位電路驗證



[job description]
Wolley is seeking candidates for a digital design engineer position. You will join an experienced team designing next-generation memory, storage controllers, and high-speed interface standard.
You will also contribute to design concept discussion, architecture definition, as well as design implementation.
‧ Architecture design and RTL implementation
‧ System bus and related peripheral designs
‧ SoC and emulation platform design
‧ SoC system performance analysis

[Requirement]
1. Bachelor's or Master's degree in Electrical Engineering or related fields
2. Familiar with RTL design, SystemVerilog, front-end design flow
3. The following working knowledge is desired:
* Python programming
* TCL scripting
* Universal Verification Methodology (UVM)
* Low power design and analysis

面議 新竹市
新竹市東區光復路二段101號清大北校區育成中心(2025將進駐新竹科學園區X基地第一軟體大樓)
5
System Software Engineer

(理工科系職缺:)

工作經驗 : 不拘
學歷要求 : 大學以上

擅長工具
Linux
C
C++
Drivers

工作技能
軟體工程系統開發
軟體程式設計




We are seeking a skilled System Software Engineer to join our engineering team, specializing in Linux kernel and driver development. The successful candidate will have a robust understanding of storage-related subsystems and expertise in PCIe, which is a plus. This role involves developing system-level software that enables Wolley CXL product, and enhance its performance and reliability.

Key responsibilities:
‧Design and develop system software, focusing primarily on Linux kernel modules and drivers.
‧Proficient in programming languages such as C and C++
‧Familiar with storage-related subsystems.
‧Collaborate with hardware engineers to design and develop integrated solutions.
‧Participate in code reviews and maintain high standards for code quality and efficiency

Good to have:
‧Familiar with SPDK
‧Familiar with NVMe

面議 新竹市
新竹市東區光復路二段101號清大北校區育成中心(2025將進駐新竹科學園區X基地第一軟體大樓)
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